ПРИСТРІЙ ДЛЯ ОБЧИСЛЕННЯ СКАЛЯРНОГО ДОБУТКУ

Пристрій для обчислення скалярного добутку, який містить регістр макрочасткових добутків, суматор-віднімач макрочасткових добутків, регістр мантиси скалярного добутку, пам'ять, входи-виходи даних якої з'єднані з входами регістра макрочасткових добутків, виходи якого з'єднані з першим входом суматора-віднімача, вихід якого з'єднаний з входом регістра мантиси скалярного добутку, вихід якого з'єднаний з зсувом вправо на один розряд з другим входом суматора-віднімача макрочасткових добутків, який відрізняється тим, що додатково містить вхід максимального порядку макрочасткових добутків, три входи запису, чотири входи управління, два тактових входи, вхід порядку вхідного даного, вхід мантиси вхідного даного, вхід адреси, вхід даних, вхід вибору режиму роботи пам'яті, вхід вибірки пам'яті, вхід скиду, вихід порядку скалярного добутку, вихід мантиси скалярного добутку, чотири регістри, суматор, логічний елемент АБО-НI, логічний елемент АБО, комутатор адреси, блок визначення максимального порядку, який містить три регістри, віднімач, логічний елемент І, комутатор порядків, блок завантаження вхідних даних, який містить k регістрів порядку, де k - кількість пар добутків, та k регістрів мантис, k вузлів вирівнювання порядків та формування адресного розряду, а кожний s-й вузол, де s=1, …, k, містить регістр порядку, регістр мантиси, віднімач, схему порівняння та два комутатори, причому вхід максимального порядку макрочасткових добутків з'єднаний з входом регістра максимального порядку макрочасткових добутків, вихід якого з'єднаний з першим входом суматора порядків, перший вхід запису з'єднаний з тактовим входом регістра максимального порядку макрочасткових добутків, перший вхід управління з'єднаний з першим входом логічного елемента І блока визначення максимального порядку, перший тактовий вхід з'єднаний з тактовими входами регістра порядку і регістра більшого порядку блока визначення максимального порядку, тактовими входами k регістрів порядку та k регістрів мантиси блока завантаження вхідних даних, вхід порядку вхідного даного з'єднаний з входом k-гo регістра порядку блока завантаження вхідних даних і входом регістра порядку блока визначення максимального порядку, вхід мантиси з'єднаний з входом k-го регістра мантиси блока завантаження вхідних даних, другий вхід управління з'єднаний з входами управління регістра мантиси k вузлів вирівнювання порядків та формування адресного розряду, другий вхід запису з'єднаний з тактовим входом регістра порядку k вузлів вирівнювання порядків та формування адресного розряду, з першим входом логічного елемента АБО, з тактовим входом регістра максимального порядку блока визначення максимального порядку і тактовим входом регістра порядку скалярного добутку, вихід якого з'єднаний з виходом порядку скалярного добутку, вхід адреси з'єднаний з входом регістра адреси, третій вхід запису з'єднаний з тактовими входами регістра адреси і регістра даних, вхід якого з'єднаний з входом даних, третій вхід управління з'єднаний з входом управління регістра даних і входом управління комутатора адреси, другі інформаційні входи якого з'єднані з виходами регістра адреси, вхід вибору режиму роботи пам'яті з'єднаний з входом читання/запису пам'яті і першим входом логічного елемента АБО-НI, другий вхід якого з'єднаний входом вибірки пам'яті, четвертий вхід управління з'єднаний з входом вибору режиму роботи суматора-віднімача макрочасткових добутків, другий тактовий вхід з'єднаний з другим входом логічного елемента АБО, з тактовим входом регістра макрочасткових добутків і з тактовим входом регістра мантиси скалярного добутку, вихід якого з'єднаний з виходом мантиси скалярного добутку, вхід скиду з'єднаний з входом скиду регістра мантиси скалярного добутку, вихід логічного елемента АБО з'єднаний з тактовим входом регістра мантиси k вузлів вирівнювання порядків та формування адресного розряду, вихід регістра даних з'єднаний з входом-виходом даних пам'яті, вихід суматора порядків з'єднаний з входом регістра порядку скалярного добутку, вихід логічного елемента АБО-НI з'єднаний з входом вибірки пам'яті, адресні входи якої з'єднані з виходами комутатора адреси, у блоці завантаження вхідних даних вихід s-гo регістра порядку з'єднаний з входом (s+1)-гο регістра порядку і входом регістра порядку s-гo вузла вирівнювання порядків та формування адресного розряду, вихід s-гo регістра мантиси з'єднаний з входом (s+1)-гo регістра мантиси і входом регістра мантиси s-гo вузла вирівнювання порядків та формування адресного розряду, у блоці визначення максимального порядку вихід регістра порядку з'єднаний з першим входом віднімача і першим входом комутатора порядків, другий вхід якого з'єднаний з другими входом віднімача і виходом регістра більшого порядку, вхід якого з'єднаний з входом регістра максимального порядку і виходом комутатора порядків, вхід управління якого з'єднаний з виходом логічного елемента І, другий вхід якого з'єднаний зі знаковим розрядом віднімача, вихід регістра максимального порядку з'єднаний з другим входом суматора порядків і першим входом віднімача у k вузлах вирівнювання порядків та формування адресного розряду, у кожному s-мy вузлі вирівнювання порядків та формування адресного розряду вихід регістра порядку з'єднаний з другим входом віднімача, вихід якого з'єднаний з першим входом схеми порівняння, виходи q молодших розрядів, де q==log2 nn, де дд - знак округлення до більшого цілого, віднімача з'єднані з входом управління першого комутатора, 1-й, …, n-й входи якого з'єднані з виходами відповідних розрядів регістра мантиси, знаковий розряд якого з'єднаний з першим входом другого комутатора, другий вхід якого з'єднаний з виходом першого комутатора, другі входи схеми порівняння з'єднані з лог. 0 та лог. 1, які задають число n, вхід управління другого комутатора з'єднаний з виходом схеми порівняння, вихід другого комутатора s-гo вузла вирівнювання порядків та формування адресного розряду з'єднаний з входом s-гo розряду першого входу комутатора адреси.

Винахід належить до обчислювальної техніки і може бути використаний у спеціалізованих комп'ютерних системах, системах цифрової обробки сигналів та нейромережах для збільшення діапазону зміни величин вхідних даних при обчисленні скалярного добутку з наперед відомими множеними (константами). Відомий пристрій для обчислення скалярного добутку [Патент на винахід № 101922, кл. G06F 7/38, 2013], який містить 2m однорозрядних інформаційних входів, де m - кількість пар добутків, перший тактовий вхід, другий тактовий вхід, вхід початкової установки, конвеєрний регістр, суматор, регістр результату, m однорозрядних інформаційних входів, m-входовий суматор та т блоків формування часткових добутків, кожен з яких містить регістр розрядів множника, регістр множеного, дешифратор, чотири елементи АБО, комутатор, вихід результату, при цьому другий тактовий вхід з'єднаний з тактовими входами конвеєрного регістра та регістра результату, вхід початкової установки з'єднаний із входами скиду конвеєрного регістра та регістра результату, вихід конвеєрного регістра з'єднаний з першим входом суматора, вихід якого з'єднаний з входом регістра результату, вихід якого з'єднаний з виходом результату та зі зсувом на два розряди праворуч з другим входом суматора, у кожному j-му (j=1,…, m) блоці формування часткового добутку перший та другий інформаційні входи регістра множеного з'єднані, відповідно, з (2j-1)-м та 2j-м однорозрядними інформаційними входами, тактовий вхід регістра множеного з'єднаний з першим тактовим входом, тактовий вхід регістра розрядів множника з'єднаний з другим тактовим входом, вхід скиду регістра розрядів множника з'єднаний з входом початкової установки, прямі виходи регістра множеного з'єднані з першими інформаційними входами комутатора та із зсувом на один розряд ліворуч з другими інформаційними входами комутатора, інверсні виходи регістра множеного з'єднані з третіми інформаційними входами комутатора та із зсувом на один розряд ліворуч з четвертими інформаційними входами комутатора, п'яті інформаційні входи комутатора з'єднані з лог. 0, перший та другий інформаційні входи регістра розрядів множника з'єднані, відповідно, з 2j-м та (2j-1)-м однорозрядними інформаційними входами, перший вихід регістра розрядів множника з'єднаний з першим входом дешифратора та з третім інформаційним входом регістра розрядів множника, другий та третій виходи регістра розрядів множника з'єднані, відповідно, з другим та третім входами дешифратора, перший та другий входи першого елемента АБО з'єднані, відповідно, з другим та третім виходами дешифратора, перший та другий входи другого елемента АБО з'єднані, відповідно, з шостим та сьомим виходами дешифратора, перший та другий входи третього елемента АБО з'єднані, відповідно, з першим та восьмим виходами дешифратора, перший вхід четвертого елемента АБО з'єднаний з виходом другого елемента АБО, другий вхід четвертого елемента АБО з'єднаний з п'ятим виходом дешифратора, перший вхід управління комутатора з'єднаний з виходом першого елемента АБО, другий вхід управління комутатора з'єднаний з четвертим виходом дешифратора, третій вхід управління комутатора з'єднаний з виходом другого елемента АБО, четвертий вхід управління комутатора з'єднаний з п'ятим виходом дешифратора, п'ятий вхід управління комутатора з'єднаний з виходом третього елемента АБО, вихід четвертого елемента АБО з'єднаний з (n+2)-м входом j-ї групи входів m-входового суматора, де n - розрядність множеного, i-й вихід комутатора j-го блоку формування часткового добутку (i=1,…,n+1) з'єднаний з і-м входом j-i групи входів m-входового суматора, вихід якого з'єднаний з входом конвеєрного регістра. Недоліком даного пристрою є те, що він обчислює скалярний добуток для вхідних даних з фіксованою комою, які мають малий діапазон зміни величин вхідних даних. Найбільш близьким до запропонованого пристрою для обчислення скалярного добутку є пристрій [Ткаченко P.O., Цмоць І.Г., Скорохода О.В., Синтез високоефективних багатошарових перцептронів з неітераційним навчанням // Вісник НУ "Львівська політехніка" "Комп'ютерні науки та інформаційні технології" № 650, Львів 2009. С. 45-55. Рис. 2], який містить пам'ять, регістр макрочасткових добутків, суматор-віднімач макрочасткових добутків, регістр мантиси скалярного добутку, два шинні формувачі, блок керування, перетворювач кодів, який містить k регістрів, де k - кількість пар добутків, при цьому молодші розряди даних регістрів з'єднані з входами першого шинного формувача, виходи якого з'єднані з адресними входами пам'яті, входи-виходи даних якої з'єднані з входами регістра макрочасткових добутків, виходи якого з'єднані з першим входом суматора-віднімача, вихід якого з'єднаній з входом регістра мантиси скалярного добутку, вихід якого з'єднаний зі зсувом вправо на один розряд з другим входом суматора-віднімача макрочасткових добутків, вихід регістра мантиси скалярного добутку з'єднаний з входом другого шинного формувача, вихід якого з'єднаний з входами-виходами даних пам'яті, перший вихід блока керування з'єднаний з входами управління к регістрів, другий вихід блока керування з'єднаний з входами управління першого шинного формувача, третій вихід блока керування з'єднаний з входом читання/запису пам'яті, вхід вибірки пам'яті з'єднаний з четвертим виходом блока керування, п'ятий вихід якого з'єднаний з входом вибору режиму роботи суматора-віднімача, шостий вихід блока керування з'єднаний з тактовим входом регістра мантиси скалярного добутку, сьомий вихід блока керування з'єднаний з входом управління другого шинного формувача. Недоліком даного пристрою є обчислення суми парних добутків для вхідних даних з фіксованою комою, які мають малий діапазон зміни величин вхідних даних. В основу винаходу поставлено задачу створити пристрій обчислення скалярного добутку, у якому введення нових елементів і зв'язків між ними забезпечило б збільшення діапазону зміни величин вхідних даних за рахунок використання рухомої коми. Поставлена задача досягається тим, що пристрій для обчислення скалярного добутку, який містить регістр макрочасткових добутків, суматор-віднімач макрочасткових добутків, регістр мантиси скалярного добутку, пам'ять, входи-виходи даних якої з'єднані з входами регістра макрочасткових добутків, виходи якого з'єднані з першим входом суматора-віднімача, вихід якого з'єднаний з входом регістра мантиси скалярного добутку, вихід якого з'єднаний зі зсувом вправо на один розряд з другим входом суматора-віднімача макрочасткових добутків, згідно з винаходом, додатково містить вхід максимального порядку макрочасткових добутків, три входи запису, чотири входи управління, два тактових входи, вхід порядку вхідного даного, вхід мантиси вхідного даного, вхід адреси, вхід даних, вхід вибору режиму роботи пам'яті, вхід вибірки пам'яті, вхід скиду, вихід порядку скалярного добутку, вихід мантиси скалярного добутку, чотири регістри, суматор, логічний елемент АБО-НІ, логічний елемент АБО, комутатор адреси, блок визначення максимального порядку, який містить три регістри, віднімач, логічний елемент І, комутатор порядків, блок завантаження вхідних даних, який містить k регістрів порядку, де k - кількість пар добутків, та k регістрів мантис, k вузлів вирівнювання порядків та формування адресного розряду, а кожний s-й вузол, де s=1,…, k, містить регістр порядку, регістр мантиси, віднімач, схему порівняння та два комутатори, причому вхід максимального порядку макрочасткових добутків з'єднаний з входом регістра максимального порядку макрочасткових добутків, вихід якого з'єднаний з першим входом суматора порядків, перший вхід запису з'єднаний з тактовим входом регістра максимального порядку макрочасткових добутків, перший вхід управління з'єднаний з першим входом логічного елемента І блока визначення максимального порядку, перший тактовий вхід з'єднаний з тактовими входами регістра порядку і регістра більшого порядку блока визначення максимального порядку, тактовими входами к регістрів порядку та k регістрів мантиси блока завантаження вхідних даних, вхід порядку вхідного даного з'єднаний з входом k-го регістра порядку блока завантаження вхідних даних і входом регістра порядку блока визначення максимального порядку, вхід мантиси з'єднаний з входом k-го регістра мантиси блока завантаження вхідних даних, другий вхід управління з'єднаний з входами управління регістра мантиси k вузлів вирівнювання порядків та формування адресного розряду, другий вхід запису з'єднаний з тактовим входом регістра порядку k вузлів вирівнювання порядків та формування адресного розряду, з першим входом логічного елемента АБО, з тактовим входом регістра максимального порядку блока визначення максимального порядку і тактовим входом регістра порядку скалярного добутку, вихід якого з'єднаний з виходом порядку скалярного добутку, вхід адреси з'єднаний з входом регістр адреси, третій вхід запису з'єднаний з тактовими входами регістра адреси і регістра даних, вхід якого з'єднаний з входом даних, третій вхід управління з'єднаний з входом управління регістра даних і входом управління комутатора адреси, другі інформаційні входи якого з'єднані з виходами регістра адреси, вхід вибору режиму роботи пам'яті з'єднаний з входом читання/запису пам'яті і першим входом логічного елемента АБО-НІ, другий вхід якого з'єднаний з входом вибірки пам'яті, четвертий вхід управління з'єднаний з входом вибору режиму роботи суматора-віднімача макрочасткових добутків, другий тактовий вхід з'єднаний з другим входом логічного елемента АБО, з тактовим входом регістра макрочасткових добутків і з тактовим входом регістра мантиси скалярного добутку, вихід якого з'єднаний з виходом мантиси скалярного добутку, вхід скиду з'єднаний з входом скиду регістра мантиси скалярного добутку, вихід логічного елемента АБО з'єднаний з тактовим входом регістра мантиси k вузлів вирівнювання порядків та формування адресного розряду, вихід регістра даних з'єднаний з входом-виходом даних пам'яті, вихід суматора порядків з'єднаний з входом регістра порядку скалярного добутку, вихід логічного елемента АБО-НІ з'єднаний з входом вибірки пам'яті, адресні входи якої з'єднані з виходами комутатора адреси, у блоці завантаження вхідних даних вихід s-гo регістра порядку з'єднаний з входом (s+1)-гo регістра порядку і входом регістра порядку s-гo вузла вирівнювання порядків та формування адресного розряду, вихід s-гo регістра мантиси з'єднаний з входом (s+1)-гo регістра мантиси і входом регістра мантиси s-гo вузла вирівнювання порядків та формування адресного розряду, у блоці визначення максимального порядку вихід регістра порядку з'єднаний з першим входом віднімача і першим входом комутатора порядків, другий вхід якого з'єднаний з другими входом віднімача і виходом регістра більшого порядку, вхід якого з'єднаний з входом регістра максимального порядку і виходом комутатора порядків, вхід управління якого з'єднаний з виходом логічного елемента І, другий вхід якого з'єднаний зі знаковим розрядом віднімача, вихід регістра максимального порядку з'єднаний з другим входом суматора порядків і першим входом віднімача у k вузлах вирівнювання порядків та формування адресного розряду, у кожному s-му вузлі вирівнювання порядків та формування адресного розряду вихід регістр порядку з'єднаний з другим входом віднімача, вихід якого з'єднаний з першим входом схеми порівняння, виходи q молодших розрядів (q==log2 nn, де ,, - знак округлення до більшого цілого) віднімача з'єднані з входом управління першого комутатора, 1-й, …, n-й входи якого з'єднані з виходами відповідних розрядів регістра мантиси, знаковий розряд якого з'єднаний з першим входом другого комутатора, другий вхід якого з'єднаний з виходом першого комутатора, другі входи схеми порівняння з'єднані з лог. 0 та лог. 1, які задають число n, вхід управління другого комутатора з'єднаний з виходом схеми порівняння, вихід другого комутатора s-гo вузла вирівнювання порядків та формування адресного розряду з'єднаний з входом s-гo розряду першого входу комутатор адреси. Введення в пристрій входу максимального порядку макрочасткових добутків, трьох входів запису, чотирьох входів управління, двох тактових входів, входу порядку вхідного даного, входу мантиси вхідного даного, входу адреси, входу даних, входу вибору режиму роботи пам'яті, входу вибірки пам'яті, входу скиду, виходу порядку скалярного добутку, виходу мантиси скалярного добутку, чотирьох регістрів, суматора, логічного елемента АБО-НІ, логічного елемента АБО, комутатора адреси, блока визначення максимального порядку, який містить три регістри, віднімач, логічний елемент І, комутатор порядків блока завантаження вхідних даних, який містить k регістрів порядку, де k - кількість пар добутків, k регістрів мантис, k вузлів вирівнювання порядків та формування адресного розряду, а в кожний s-й вузол, де s=1,…, k, регістра порядку, регістра мантиси, віднімача, схеми порівняння та двох комутаторів забезпечило обчислення скалярного добутку з наперед відомими множеними у форматі з рухомою комою та збільшення діапазону зміни величин вхідних даних. На фіг. 1 представлена схема пристрою для обчислення скалярного добутку, на фіг. 2 - схема блока завантаження вхідних даних, на фіг. 3 - схема блока визначення максимального порядку, на фіг. 4 - схема вузла вирівнювання порядків та формування адресного розряду, де: 1 - вхід максимального порядку макрочасткових добутків, 2 - перший вхід запису, 3 - перший вхід управління, 4 - перший тактовий вхід, 5 - вхід порядку вхідного даного, 6 - вхід мантиси вхідного даного, 7 - другий вхід управління, 8 - другий вхід запису, 9 - вхід адреси, 10 - третій вхід запису, 11 - вхід даних, 12 - третій вхід управління, 13 - вхід вибору режиму роботи пам'яті, 14 - вхід вибірки пам'яті, 15 - четвертий вхід управління, 16 - другий тактовий вхід, 17 - вхід скиду, 18 - регістр максимального порядку макрочасткових добутків, 19 - блок завантаження вхідних даних, 20 - блок визначення максимального порядку, 21 - регістр адреси, 22 - регістр даних, 23 - логічний елемент АБО-НІ, 24i-24k-k вузлів вирівнювання порядків та формування адресного розряду, де k - кількість пар добутків, 25 - логічний елемент АБО, 26 - суматор порядків, 27 - комутатор адреси, 28 - пам'ять, 29 - регістр макрочасткових добутків, 30 - суматор-віднімач макрочасткових добутків, 31 - регістр порядку скалярного добутку, 32 - регістр мантиси скалярного добутку, 33 - вихід порядку скалярного добутку, 34 - вихід мантиси скалярного добутку, 35і-35k-k регістрів порядку, 36і-36k-k регістрів мантиси, 37 - регістр порядку, 38 - комутатор порядків, 39 - логічний елемент І, 40 - віднімач, 41 - регістр більшого порядку, 42 - регістр максимального порядку, 43 - регістр порядку, 44 - регістр мантиси, 45 - віднімач, 46 - перший комутатор, 47 - схема порівняння, 48 - другий комутатор. Пристрій для обчислення суми парних добутків з рухомою комою та наперед відомими множеними містить вхід максимального порядку макрочасткових добутків 1, перший вхід запису 2, перший вхід управління 3, перший тактовий вхід 4, вхід порядку вхідного даного 5, вхід мантиси вхідного даного 6, другий вхід управління 7, другий вхід запису 8, вхід адреси 9, третій вхід запису 10, вхід даних 11, третій вхід управління 12, вхід вибору режиму роботи пам'яті 13, вхід вибірки пам'яті 14, четвертий вхід управління 15, другий тактовий вхід 16, вхід скиду 17, регістр максимального порядку макрочасткових добутків 18, блок завантаження вхідних даних 19, блок визначення максимального порядку 20, регістр адреси 21, регістр даних 22, логічний елемент АБО-НІ 23, k вузлів вирівнювання порядків та формування адресного розряду 241-24k, логічний елемент АБО 25, суматор порядків 26, комутатор адреси 27, пам'ять 28, регістр макрочасткових добутків 29, суматор-віднімач макрочасткових добутків 30, регістр порядку скалярного добутку 31, регістр мантиси скалярного добутку 32, вихід порядку скалярного добутку 33, вихід мантиси скалярного добутку 34, блок завантаження вхідних даних 19, який містить k регістрів порядку 351-35k та k регістрів мантиси 36і-36k, блок визначення максимального порядку 20, який містить регістр порядку 37, комутатор порядків 38, логічний елемент І 39, віднімач 40, регістр більшого порядку 41, регістр максимального порядку 42, вузол вирівнювання порядків та формування адресного розряду 24s, де s=1,…,k, містить регістр порядку 43, регістр мантиси 44, віднімач 45, перший комутатор 46, схему порівняння 47 та другий комутатор 48. Вхід максимального порядку макрочасткових добутків 1 з'єднаний з входом регістра максимального порядку макрочасткових добутків 18, вихід якого з'єднаний з першим входом суматора порядків 26, перший вхід запису 2 з'єднаний з тактовим входом регістра максимального порядку макрочасткових добутків 18, перший вхід управління 3 з'єднаний з першим входом логічного елемента 39 блок визначення максимального порядку 20, перший тактовий вхід 4 з'єднаний з тактовими входами регістра порядку 37 і регістра більшого порядку 41 блока визначення максимального порядку 20, тактовими входами k регістрів порядку 351-35k та k регістрів мантиси 361-36k блока завантаження вхідних даних 19, вхід порядку вхідного даного 5 з'єднаний з входом регістра порядку 35k блока завантаження вхідних даних 19 і входом регістра порядку 37 блока визначення максимального порядку 20, вхід мантиси вхідного даного 6 з'єднаний з входом регістра мантиси 36k блока завантаження вхідних даних 19, другий вхід управління 7 з'єднаний з входами управління регістра мантиси 44 у k вузлах вирівнювання порядків та формування адресного розряду 241-24k, другий вхід запису 8 з'єднаний з тактовим входом регістра порядку 43 у k вузлах вирівнювання порядків та формування адресного розряду 241-24k, з першим входом логічного елемента АБО 25, з тактовим входом регістра максимального порядку 42 блока визначення максимального порядку 20 і тактовим входом регістра порядку скалярного добутку 31, вихід якого з'єднаний з виходом порядку скалярного добутку 33, вхід адреси 9 з'єднаний з входом регістра адреси 21, третій вхід запису 10 з'єднаний з тактовими входами регістра адреси 21 і регістра даних 22, вхід якого з'єднаний з входом даних 11, третій вхід управління 12 з'єднаний з входом управління регістра даних 22 і входом управління комутатора адреси 27, другі інформаційні входи якого з'єднані з виходами регістра адреси 21, вхід вибору режиму роботи пам'яті 13 з'єднаний з входом читання/запису пам'яті 28 і першим входом логічного елемента АБО-НІ 23, другий вхід якого з'єднаний з входом вибірки пам'яті 14, четвертий вхід управління 15 з'єднаний з входом вибору режиму роботи суматора-віднімача макрочасткових добутків 30, другий тактовий вхід 16 з'єднаний з другим входом логічного елемента АБО 25, тактовим входом регістра макрочасткових добутків 29 і тактовим входом регістра мантиси скалярного добутку 32, вихід якого з'єднаний з зсувом вправо на один розряд з другим входом суматора-віднімача макрочасткових добутків 30 і виходом мантиси скалярного добутку 34, вхід скиду 17 з'єднаний з входом скиду регістра мантиси скалярного добутку 32, вихід логічного елемента АБО 25 з'єднаний з тактовим входом регістра мантиси 44 k вузлів вирівнювання порядків та формування адресного розряду 241-24k, вихід регістра даних 22 з'єднаний з входом-виходом даних пам'яті 28 і входом регістра макрочасткових добутків 29, вихід якого з'єднаний з першим входом суматора-віднімача макрочасткових добутків 30, вихід якого з'єднаний з входом регістра мантиси скалярного добутку 32, вихід суматора порядків 26 з'єднаний з входом регістра порядку скалярного добутку 31, вихід логічного елемента АБО-НІ 23 з'єднаний з входом вибірки пам'яті 28, адресні входи якої з'єднані з виходами комутатора адреси 27, у блоці завантаження вхідних даних 19 вихід s-гo регістра порядку 35s, де s=1,…, k, з'єднаний з входом (s+1)-гo регістра порядку 35s+1 і входом регістра порядку 43 s-гo вузла вирівнювання порядків та формування адресного розряду 24s, вихід s-гo регістра мантиси 36s з'єднаний з входом (s+1)-гo регістра мантиси 361+1 і входом регістра мантиси 44 s-гo вузла вирівнювання порядків та формування адресного розряду 24s, у блоці визначення максимального порядку 21 вихід регістра порядку 37 з'єднаний з першим входом віднімача 40 і першим входом комутатора порядків 38, другий вхід якого з'єднаний з другими входом віднімача 40 і виходом регістра більшого порядку 41, вхід якого з'єднаний з входом регістра максимального порядку 42 і виходом комутатора порядків 38, вхід управління якого з'єднаний з виходом логічного елемента І 39, другий вхід якого з'єднаний зі знаковим розрядом віднімача 40, вихід регістра максимального порядку 42 з'єднаний з другим входом суматора порядків 26 і першим входом віднімача 45 у k вузлах вирівнювання порядків та формування адресного розряду 241-24k, у кожному s-му вузлі вирівнювання порядків та формування адресного розряду 24s вихід регістра порядку 43 з'єднаний з другим входом віднімача 45, вихід якого з'єднаний з першим входом схеми порівняння 47, виходи q молодших розрядів (q==log2nn, де ,, - знак округлення до більшого цілого) з'єднані з входом управління першого комутатора 46, 1-й, …, n входи якого з'єднані з виходами відповідних розрядів регістра мантиси 44, знаковий розряд якого з'єднаний з першим входом другого комутатора 48, другий вхід якого з'єднаний з виходом першого комутатора 46, другі входи схеми порівняння 47 з'єднані з лог. 0 та лог. 1, які задають число n, вхід управління другого комутатора 48 з'єднаний з виходом схеми порівняння 47, вихід другого комутатора 48 s-гo вузла вирівнювання порядків та формування адресного розряду 24s з'єднаний з входом s-гo розряду першого входу комутатор адреси 27. Пристрій для обчислення скалярного добутку працює наступним чином. Обчислення скалярного добутку у форматі з рухомою комою записується так: , де ws і - відповідно, мантиса та порядок множеного Ws; xs і mxs – відповідно, мантиса та порядок вхідного даного (множника) Xs; k - кількість пар добутків, s=1,…,k. Для обчислення скалярного добутку з наперед відомими множеними Ws використаємо таблично-алгоритмічний метод, який передбачає попереднє обчислення таблиць макрочасткових добутків мантис pMі і визначення максимального значення порядку макрочасткових добутків (і=0,…,n, де n - розрядність мантис множників xs). Попереднє обчислення таблиць макрочасткових добутків мантис pMі і визначення максимального значення порядку макрочасткових добутків виконується так: 1) визначається найбільший спільний порядок ; 2) для кожного множеного Ws обчислюється різниця порядків ; 3) отримання масштабованої мантиси шляхом зсуву вправо мантиси ws на різницю порядків і; 4) попереднє обчислення таблиць макрочасткових добутків мантисам за такою формулою: ; 5) визначення максимальної кількості розрядів переповнення vmax серед таблиці з Q=2k обчислених макрочасткового добутку pMі, 6) обчислення максимального значення порядку макрочасткових добутків за такою формулою: ; 7) вирівнювання всіх мантис макрочасткових добутків pMі шляхом зсуву їх вправо на νmax розрядів; 8) завершальне формування таблиці обсягом Q=2k макрочасткових добутків мантис pMі. Перед обчисленням скалярного добутку необхідно записати обчислені макрочасткові добутки мантис pMі у пам'ять 28, а максимальне значення порядку макрочасткових добутків у регістр 18. Максимальне значення порядку макрочасткових добутків надходить на вхід 1 і імпульсом з входу 2 записується у регістр 18. Для запису макрочасткових добутків мантис pMі у пам'ять 28 на третьому вході управління 12 встановлюємо сигнал лог.1, який переводять регістр 22 у режим передачі даних, а комутатор 27 на передачу адреси з виходів регістра 21. На вході 13 установлюємо лог.0, який переводить пам'ять 26 у режим запису даних. У першому циклі запису даних у пам'ять 28 на входи 9 і 11 надходять нулі, які переднім фронтом сигналу з входу 10 записуються в регістри 19 і 20. Імпульсом з входу 14 дані з виходів регістра 20 (нуль) записуються в комірку пам'яті 28 з адресою нуль. У другому циклі запису даних у пам'ять 28 на вхід 9 надходить одиниця, на вхід 11 макрочастковий добуток мантис , які сигналом з входу 10 записуються в регістри 21 і 22. Імпульсом з входу 14 дані з виходів регістра 22 записуються в комірку пам'яті 28 з адресою одиниця. У наступних циклах виконується запис (2k-2) обчислених макрочасткових добутків мантис у пам'ять 28. Після запису всіх макрочасткових добутків мантис у пам'ять 28 на вході 12 встановлюється лог.0, який переводить виходи регістра 22 у третій стан, а комутатор 27 на передачу адреси з виходів вузлів 241-24k. На вході 13 встановлюємо сигнал лог.1, який встановлює пам'ять 26 у режим читання, а вхід вибору пам'яті в активний стан (лог.0). Обчислення скалярного добутку виконується в два етапи: перший - завантаження k вхідних даних Х1, … Хk і визначення для них максимального показника maxmx, другий - виконання обчислення скалярного добутку Y. На першому етапі у першому такті роботи перші вхідні дані надходять на вхід 5 (показник) і вхід 6 (мантиса) та тактовим імпульсом з входу 4 у блоці завантаження вхідних даних 19 показник записується у регістр 35k, а мантиса записується в регістр 36k. У другому такті роботи на вході 3 встановлюється сигнал лог.0, який установлює комутатор 38 в блоці визначення максимального порядку 20 на передачу даних з виходів регістра 37, а на входи 5 і 6 надходить наступне вхідне дане Х2. Другим тактовим імпульсом показник числа Х2 записується у регістр 35k, а мантиса цього числа записується в регістр 36k. Тим же тактовим імпульсом інформація з виходів регістрів 35k і 36k переписується у регістри 35k-1 і 36k-1, а у блоці визначення максимального порядку 20 показник з виходу регістра 37 у регістр 41. У третьому такті роботи на вході 3 встановлюється сигнал лог.1, який дозволяє виходу знакового розряду віднімача 40 управляти комутатором 38. На виході знакового розряду віднімача 40 отримуємо лог.0, коли значення показника регістра 41 більше або рівне значенню показника записаного у регістрі 37, а в іншому випадку отримуємо лог.1. Третім тактовим імпульсом показник числа Х3 записується у регістри 35k, а мантиса цього числа записується в регістр 36k. Тим же тактовим імпульсом інформація з виходів попередніх регістрів 35 і 36 переписується у наступні регістри 35 і 36, а показник з виходу комутатора 38 у регістр 41. У наступні k-3 такти роботи блок завантаження вхідних даних 19 і блок визначення максимального порядку вхідних даних 20 працюють аналогічно. Після k-го тактового імпульсу з виходу 4 на виходах регістрів 351-35k і 361-36k отримуємо к вхідних даних Х1,…Хk, а на виході комутатора 38 - максимальний їх порядок. На вході 7 встановлюється сигнал лог.1, який встановлює регістр 44 у вузлах 241-24k у режим паралельного запису. Переднім фронтом імпульсу з входу 8 вхідні дані Х1,…Хk з виходів регістрів 351-35k і 361-36k переписуються у регістри 43 (порядок) і 44 (мантиса) вузлів 241-24k. Також переднім фронтом даного імпульсу максимальний показник вхідних даних записується у регістр 42. Заднім фронтом імпульсу з входу 8 у регістр 31 записується порядок mу результату обчислення скалярного добутку, який дорівнює сумі максимальних порядків макрочасткових добутків і вхідних даних . Для виконання другого етапу обчислення скалярного добутку Υ на входах 7 і 15 встановлюється сигнал лог.0, який переводить суматор-віднімач 30 у режим додавання, а регістри 44 у вузлах 241-24k у режим зсуву вправо. У кожному вузлі 24s, де s=1,…, k, обчислюється різниця порядку rs=maxmx-mx шляхом віднімання від максимального значення порядку вхідних даних mахmх значення порядку числа Xs. Отримана різниця rs за допомогою схеми порівняння 47 порівнюється із значенням n. У випадку, коли rs більше або рівне n на виході схеми порівняння 47 отримуємо лог.1, яка встановлює комутатор 48 на передачу даних із знакового розряду регістра 44, а коли rs менше n, то на виході схеми порівняння 47 отримуємо лог.0, який встановлює комутатор 48 на передачу даних з виходу комутатора 46. На управляючий вхід комутатора 46 надходять q молодших розрядів (q==log2nn, де ,, - знак округлення до більшого цілого) різниці rs, які вибирають розряд регістра 44, з якого буде надходити інформація на вихід комутатора 46. При rs=0 на вихід комутатора 46 надходить значення n-го розряду регістра 44, а при rs=n-1 - значення 1-гο розряду регістра 44. На виходах комутаторів 48 вузлів 241-24k отримуємо розрядний зріз мантис вхідних даних, починаючи з молодших розрядів, які надходять на адресні входи пам'яті 28. У першому такті обчислення скалярного добутку з пам'яті 28 зчитується мантиса макрочасткового добутку рMn, яка першим тактовим імпульсом з входу 16 записується у регістр 29. Також першим тактовим імпульсом виконується зсув на один розряд вправо даних, записаних у регістрах 44 вузлів 241-24k. Імпульсом з входу 17 регістр 32 скидається у нуль. У другому такті роботи другим тактовим імпульсом з входу 16 у регістр 29 записується зчитана з пам'яті 26 мантиса макрочасткового добутку рMn-1, а у регістр 32 - макрочастковий добуток рMn з виходу суматора- віднімача 30. Також другим тактовим імпульсом виконується зсув на один розряд вправо даних, записаних у регістрах 44 вузлів 241-24k. У наступних n-2 тактах обчислення скалярного добутку виконується за формулою уi=2-1уi-1+рМі, де y0=0. У (n+1)-такті обчислення з пам'яті 28 зчитується мантиса макрочасткового добутку рM0, яка (n+1)-м тактом імпульсом записується у регістр 29. Також (n+і)-м тактовим імпульсом у регістр 32 записується уn частковий результат обчислення мантиси скалярного добутку. У (n+2) такті обчислення сигнал лог.1, який надходить з виходу 15 переводить суматор-віднімач 30 у режим віднімання. На виході суматора-віднімача 30 отримуємо мантису результату обчислення скалярного добутку уn+1, яка (n+2)-м тактовим імпульсом записується у регістр 32. Після (n+2)-го тактового імпульсу з входу 16 на виході регістра 32 отримуємо результат обчислення мантиси скалярного добутку. У розробленому пристрої обчислення скалярного добутку для одиночного масиву даних виконується за час, який визначається наступною формулою: tСД=t1Em+t2Em=k(tРг+tВд+t1+tКм)+(n+2)(tАБО+tРг+3tКм+tПам), де t1Em - час виконання першого етапу - завантаження вхідних даних і визначення їх максимального порядку, t2Em - час виконання другого етапу - обчислення скалярного добутку, k - кількість пар добутків (вхідних даних), tРг - час звертання до регістра, tВд - час віднімання, t1 - час затримки логічного елемента І, tКм - час затримки інформації на комутаторі, n - розрядність мантис множників, tАБО - час затримки інформації на логічному елементі АБО, tПам - час звертання до пам'яті. У розробленому пристрої при обчисленні скалярного добутку для потоків даних здійснюється суміщення у часі виконання першого етапу (завантаження вхідних даних (i+1)-о масиву) із виконанням другого (обчислення скалярного добутку для i-о масиву), тобто конвеєризація процесу обчислення. Для конвеєризації обчислення скалярного добутку і забезпечення режиму реального часу необхідно, щоб час t1Em був більший або рівним часу t2Em. У такому випадку обчислення скалярного добутку у форматі з рухомою комою для потоків даних буде здійснюватися з тактом TK=t1Em.·